Supposons que nous ayons un système avec un temps d'accès à la mémoire de 8 cycles. Nous devons ajouter à ce système un cache avec un temps d'accès de 2 cycles. Quel est le plus petit taux de succès nécessaire pour que ce cache soit bénéfique ?

Expliquez comment il existe plusieurs niveaux d'abstraction dans un ordinateur et expliquez comment, à chaque niveau, une connaissance complexe de l'implémentation des niveaux inférieurs n'est pas nécessaire.

Calculez 0 1000 0001 110…0 plus 0 1000 0010 00110…0. Les deux sont des représentations IEEE 754 en simple précision.

Nous avons dérivé l'équation m + (1 – p)M pour la latence d'accès moyenne lorsque nous avons un cache et une mémoire. Étendez cette équation pour inclure un cache à deux niveaux suivi de la mémoire.